FPGA 学习笔记：IP Clocking Wizard 的基本操作

前言

• 最近使用FPGA 的 MicroBlaze IP 时，加人了 IP Clocking Wizard，这个IP 是用来生成时钟的

• 一般FPGA 设计时，会使用一个外部晶振，如40MHz、50MHz 这样的外部晶振作为系统的时钟输入，但是如果想使用更多的时钟，如100MHz、150MHz、200MHz等，增加外部晶振可以，但是增加了硬件成本，FPGA 内部有时钟管理的模块，可以使用 IP Clocking Wizard 生成常用的时钟

• 注意：IP Clocking Wizard 不能产生任意的时钟输出，类似于单片机的PLL配置，可以产生一些分配、倍频的时钟

操作方法

• IP Clocking Wizard 默认在 Vivado 的 【Block Design】中添加与配置，当然也可以删除

改个名字：

• 直接双击 IP Clocking Wizard，无法改名，是灰色只读的，但是选中后，右键：【Block Properties…】，查看并修改 IP模块的名字

修改输入的时钟：

• 这个模块的作用就是输入时钟，输出时钟，也就是必须有输入，输入可以是差分的，可以是【单端】的

• 双击 IP 模块，就可以设置，如改为：50MHz，如果无法输入，点击旁边的小图标，改为可以修改

更改复位引脚的触发电平

• 这个复位引脚默认：高电平触发，可以改为低电平触发，方便系统复位线统一一个电平

• 在【Output Clocks】页面内

修改输出的时钟

• 这个模块就是为了输出不同的时钟的

• 这个修改也在：【Output Clocks】页面下
  

其他配置

• 其他配置，基本不用操作，更详细的配置，需要参考Xilinx IP Clocking Wizard 的文档去了解与修改

小结

• 熟悉Vivado 平台，熟悉 可以使用的 元器件，也就是 IP Core，可以加快FPGA的学习开发速度

• 前期可以直接使用Xilinx Vivado 平台提供的IP Core，后期自己可以创建自己的IP Core，可以把 IP Core当做元器件使用，必要时查看Xilinx 官方的 这个IP Core 的相关文档文章来源地址https://uudwc.com/A/9GX3