进行综合之后报错，意思是设置的时钟频率超出例化器件的工作频率范围。
检查之后是PLL的IP核输出端口命名时顺序出错，如下
调整之后，综合通过
文章来源：https://uudwc.com/A/W1g5R
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[DRC PDRC-34] MMCM_adv_ClkFrequency_div_no_dclk: The computed value 96.000 MHz (CLKIN1_PERIOD
原文地址:https://blog.csdn.net/qq_47461122/article/details/130081132
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